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      在邏輯電路和存儲器集成領域，封裝體疊層（PoP）已經(jīng)成為業(yè)界的首選，主要用于制造高端便攜式設備和智能手機使用的先進移動通訊平臺。移動便攜市場在經(jīng)歷2009年的衰退之后，已經(jīng)顯示反彈跡象，進入平穩(wěn)增長階段，相比而言，智能手機的增長比其它手機市場更快，占據(jù)的市場份額正不斷增加。 與此同時，PoP技術也在移動互聯(lián)網(wǎng)設備、便攜式媒體播放器等領域找到了應用。這些應用帶來了對PoP技術的巨大需求，而PoP也支持了便攜式設備對復雜性和功能性的需求，成為該領域的發(fā)動機。像應用處理器或基帶/應用存儲器組合這樣的核心部件，其主要的生產企業(yè)都已經(jīng)或計劃使用PoP解決方案（圖1）。

圖1. 盡管業(yè)界逐漸轉向使用倒裝芯片技術，但引線鍵合依然具有成本優(yōu)勢，并在PoP技術中得以繼續(xù)使用。

PoP技術演化:

對于底層PoP封裝來說，引線鍵合正迅速被倒轉焊技術所取代。對更小封裝尺寸的要求，推動著焊球節(jié)距的不斷縮小，目前在底層PoP中，0.4 mm的焊球節(jié)距已經(jīng)非常普遍。與此同時，頂層封裝的DRAM芯片，以及包含閃存的DRAM芯片，都有更高速度和帶寬的要求，這對應著頂層封裝需要具有數(shù)目更多的焊球。由于同時要求更大焊球數(shù)目和更小封裝尺寸，因而降低頂層封裝的焊球節(jié)距非常必要。在過去0.65 mm的節(jié)距就足夠了，而現(xiàn)在需要使用0.5 mm的節(jié)距，而#p#分頁標題#e#0.4 mm的節(jié)距也即將上馬被采用。

封裝間焊球節(jié)距的縮小帶來很多問題。首先，更小的焊球節(jié)距要求更小的焊球尺寸，而且頂層封裝與底層封裝的間隙高度在回流之后也會更小。當然，這影響底層封裝之上允許的器件最大高度。目前，在這一方面所作的努力大部分都是向倒裝芯片和更密封裝間互連轉變，以滿足對更小封裝尺寸和疊層高度的要求（圖2）。

圖2. 隨著PoP技術的演變，封裝體的尺寸、高度和焊球節(jié)距的發(fā)展趨勢。

退一步來說，盡管包含邏輯處理器的底層封裝體正明顯地從引線鍵合向倒裝芯片技術轉變，但引線鍵合技術并未就此退出歷史舞臺，依然還是頂層存儲器件封裝的標準互連方法。而且，引線鍵合技術依然具有成本優(yōu)勢，特別是在使用銅線的情況下。底層封裝在集成疊層器件時還需要使用這一技術，此外，引線鍵合對于一些底層封裝來說依然還是一個必需的要素。

引線鍵合連接的底層封裝使用頂部中央模塑開口（TCMG）的模塑技術完成包封，以保證底層封裝體邊緣沒有環(huán)氧模塑混合物（EMC），從而頂面邊緣的焊盤得以暴露用于實現(xiàn)與頂層封裝體的互連。模塑封帽的厚度必須可以覆蓋整個片芯以及片芯表面的連線。如果頂層封裝的焊球節(jié)距從0.65 mm縮小到0.5 mm，在所要求的0.22 mm的模塑封帽高度限制下，實現(xiàn)引線鍵合器件的塑封將會很具挑戰(zhàn)性。芯片邊緣處引線鍵合所要求的鍵合殼層或區(qū)域，同樣也會成為限制封裝尺寸降低的障礙。盡管像疊層芯片或面向中端移動市場的應用，可能會繼續(xù)使用引線鍵合TCMG型底層封裝，但大部分的未來應用將會轉向使用倒裝芯片技術以進一步縮小封裝尺寸、降低頂層封裝焊球節(jié)距，并提高封裝的密度和性能。

采用倒裝芯片的底層封裝

在底層封裝中使用倒裝芯片技術，對應的開發(fā)及引入方式可以分為兩類，分別是裸片型和模塑型。裸片型倒裝芯片底層封裝在本質上類似于薄而小的倒裝芯片BGA。目前最“稱意”的PoP尺寸不要超過14 ×#p#分頁標題#e# 14 mm，最好是12 × 12 mm，而且封裝間焊球節(jié)距為0.5 mm。裸片型封裝已得到充分開發(fā)，并用于大批量生產。為了實現(xiàn)這種應用，倒裝芯片器件的組裝高度必須大約為0.18 mm。這可以通過將倒裝芯片器件厚度減薄到0.10 mm來實現(xiàn)，這在目前的加工能力下沒有任何問題的。

一個主要的問題是如何在回流過程中控制封裝體翹曲變形的程度。在表面貼裝（SMT）過程中，首先將底層封裝放置在PCB板絲網(wǎng)印刷的焊膏之上，接著頂層封裝沾取助焊劑并放置在底層封裝上，之后兩個封裝在回流爐中同時實現(xiàn)與PCB（還包括PCB上組裝的其他所有組件）的回流。目前量產的所有PoP都使用無鉛焊球，回流最高溫度可以達到260ºC，而且在爐子中沒有氮氣保護。對應SMT工藝需要具有足夠高的魯棒能，以保證非常低的每百萬單位缺陷數(shù)目（DPM），提高成品率水平，因而需要嚴格控制回流操作中PoP的翹曲變形程度，以獲得最高的成品率。

對于0.5 mm的封裝焊球節(jié)距，希望回流過程中所有封裝的翹曲變形不超過0.06 mm。這一目標可以通過選擇合適的襯底厚度和內核基板材料來實現(xiàn)，特別是對于12 #p#分頁標題#e#× 12 mm的芯片來說更是如此。而對于14 × 14 mm的芯片，這變得比較困難，但可以通過使用低熱膨脹系數(shù)（CTE）的襯底內核材料來實現(xiàn)。襯底材料供應商已經(jīng)開始相應動作，為滿足這些要求推出低CTE疊層襯底材料。