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半導(dǎo)體/PCB

封裝體疊層技術(shù)(二)

激光制造商情 來源:半導(dǎo)體天地2011-11-23 我要評(píng)論(0 )   

大尺寸解決方案 頂層封裝體采用 0.5 mm 焊球節(jié)距,其尺寸逐漸超過 12 12 mm ,而且頂層焊球節(jié)距正逐步縮小到 0.4 mm (圖 3 ),在這樣的趨勢(shì)下,模塑型底層 PoP 逐漸得...

      大尺寸解決方案

頂層封裝體采用0.5 mm焊球節(jié)距,其尺寸逐漸超過12 × 12 mm,而且頂層焊球節(jié)距正逐步縮小到0.4 mm(圖3),在這樣的趨勢(shì)下,模塑型底層PoP逐漸得以應(yīng)用。模塑型底層PoP也可以實(shí)現(xiàn)芯片疊層,包括將引線鍵合器件疊層在倒裝芯片上等情況。模塑型底層PoP以陣列的形式進(jìn)行模塑處理,并類似傳統(tǒng)小節(jié)距球柵陣列(FBGA)封裝被切割分離,對(duì)應(yīng)EMC能夠擴(kuò)展到封裝邊緣,有助于控制封裝的翹曲變形程度。

3. 存在多種窄互連節(jié)距PoP解決方案,包括裸片型倒裝芯片方案、采用機(jī)械切割的模塑方案以及采用激光打孔的模塑方案。

一個(gè)顯而易見的問題是如何暴露出頂層邊緣的焊盤,這樣才能通過焊球與頂層封裝的互連。目前開發(fā)了兩種方法實(shí)現(xiàn)這一目標(biāo),分別是機(jī)械切割和激光燒蝕。使用機(jī)械切割的方式,去除模塑之前,底層封裝上表面邊緣焊球上覆蓋的EMC材料。這樣封裝邊緣的EMC厚度會(huì)被降低,達(dá)到使焊球暴露以滿足頂層封裝回流的要求。必須嚴(yán)格控制邊緣位置處EMC材料的高度或厚度,因?yàn)檫@會(huì)影響焊球的暴露直徑、暴露焊料量以及回流后與頂層封裝的焊料融合質(zhì)量。這種類型的底層PoP已經(jīng)被開發(fā)出來,但還沒有廣泛應(yīng)用于生產(chǎn)。

使用激光燒蝕暴露封裝上表面邊緣焊球方法,在底層PoP中正獲得越來越多的關(guān)注。激光燒蝕或激光鉆孔已經(jīng)在封裝襯底制造中獲得了廣泛應(yīng)用,而目前這一技術(shù)又被用于在底層封裝上制作#p#分頁標(biāo)題#e#EMC通孔。

同樣地,控制通孔制作對(duì)SMT過程中可以無缺陷地從頂至底完成PoP回流至關(guān)重要。通孔與焊球的對(duì)準(zhǔn)精度、模塑帽上部的外孔直徑(OHD)和暴露焊球的內(nèi)孔直徑都必須進(jìn)行優(yōu)化并嚴(yán)格控制。目前已經(jīng)在0.5 mm封裝間焊球節(jié)距和很多大尺寸(樣品尺寸)SMT試驗(yàn)中顯示了所需加工能力,正在進(jìn)行板級(jí)可靠性研究來探索可接受的DPM水平。對(duì)于這種激光通孔型底層封裝,0.4 mm的封裝焊球節(jié)距正在開發(fā)中。

對(duì)于0.4 mm的封裝互連焊球節(jié)距,翹曲變形必須控制在0.05 mm以下。激光通孔模塑技術(shù)與低CTE襯底配合的方案已在開發(fā)階段??梢钥紤]使用裸片倒裝芯片底層PoP,但為了適應(yīng)0.4 mm封裝接口節(jié)距所需的更小封裝間距,倒裝芯片器件將會(huì)需要被減薄到約0.06 mm,這樣對(duì)應(yīng)的組裝高度約為0.13 mm。對(duì)于這么薄的裸片倒裝芯片器件,如何操作和測(cè)試都將是棘手的問題。然而,裸片倒裝芯片PoP對(duì)應(yīng)著最低的組裝成本。0.4 mm PoP接口節(jié)距的關(guān)注熱點(diǎn)在于選擇激光通孔的類型。一般認(rèn)為,通過開發(fā)和使用倒裝芯片模塑底部填充(MUF)以及其他低成本倒裝芯片方法,可以降低這種封裝的總體成本。

未來的PoP

對(duì)于小而薄PoP解決方案的需求將會(huì)繼續(xù),預(yù)計(jì)#p#分頁標(biāo)題#e#PoP將會(huì)在目前市場(chǎng)份額的基礎(chǔ)上在其他低成本手機(jī)和其他消費(fèi)設(shè)備中得以應(yīng)用。為滿足這些需求,正在開發(fā)使用更小PoP互連節(jié)距的更薄PoP解決方案(圖4)。使用與硅器件本身性質(zhì)更加匹配的材料以降低翹曲變形,這種更薄的高密度襯底技術(shù)也在評(píng)估過程中。甚至使用包含穿透硅通孔(TSV)的硅基襯底方案以實(shí)現(xiàn)超薄PoP疊層也在考慮范圍內(nèi)。TSV可以實(shí)現(xiàn)高密度薄型存儲(chǔ)器疊層,在不遠(yuǎn)的將會(huì)有可能會(huì)在頂層PoP存儲(chǔ)器疊層中得以使用。目前已經(jīng)開發(fā)出扇入型PoP技術(shù),實(shí)現(xiàn)高密度小節(jié)距封裝間互連(已經(jīng)可以實(shí)現(xiàn)0.4 mm的頂層封裝節(jié)距)。

 

4. 未來的PoP解決方案將會(huì)實(shí)現(xiàn)更高互連密度、更薄體積的疊層。

下一代三維扇出型圓片級(jí)封裝(FOWLP)技術(shù),也就是被廣泛稱作嵌入性圓片級(jí)BGAeELB)的封裝技術(shù),可以實(shí)現(xiàn)超薄PoP模塊,正受到越來越多的關(guān)注。這種eWLB封裝,在封裝的雙面使用再布線層,并使用通孔穿透封裝邊緣處塑料扇出區(qū)域,可以實(shí)現(xiàn)約0.25 mm的封裝體厚度,在封裝體內(nèi)可以并排放置多個(gè)芯片,而且可以實(shí)現(xiàn)節(jié)距小于0.4 mm的高密度封裝接口,從而可以允許小于0.15 mm的封裝間隙。使用這種技術(shù),可以實(shí)現(xiàn)高度低于1.0 mm、尺寸小于#p#分頁標(biāo)題#e#12 × 12 mm的封裝體積。

 

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